 UVM驗(yàn)證就業(yè)培訓(xùn)班 |
| 班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576/13918613812( 微信同號(hào)) |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限3人到5人，多余人員安排到下一期進(jìn)行。 |
| 培養(yǎng)對(duì)象 |
1.理工科背景，有志于數(shù)字集成電路設(shè)計(jì)工作的學(xué)生和轉(zhuǎn)行人員；
2.需要充電，提升技術(shù)水平和熟悉設(shè)計(jì)流程的在職人員；
3.集成電路設(shè)計(jì)企業(yè)的員工內(nèi)訓(xùn)。
★ 可以通過培訓(xùn)快速進(jìn)去進(jìn)入IC行業(yè)的專業(yè)：
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| 就業(yè)服務(wù) |
面試筆試題詳細(xì)講解
簡歷打磨
模擬面試
公司內(nèi)部推薦（部分公司直接安排面試）
未來職業(yè)規(guī)劃 |
| 授課方式 |
在線直播授課+服務(wù)器登錄實(shí)訓(xùn)，也可以線下現(xiàn)場(chǎng)培訓(xùn)。
督導(dǎo)老師每天跟蹤學(xué)習(xí)情況，充分調(diào)動(dòng)你的學(xué)習(xí)激情。
每天有資深的IC老司機(jī)帶著你學(xué)習(xí)做項(xiàng)目，
你唯一需要保障的只是時(shí)間和堅(jiān)持。 |
| 上課時(shí)間 |
| 最近開課時(shí)間：2020年11月30日 |
| 課程目標(biāo) |
IC設(shè)計(jì)培訓(xùn)課程可以讓學(xué)員深入了解復(fù)雜芯片的基本模塊建立，把握時(shí)序的計(jì)算及其調(diào)整，
掌握DFT的概念和重要性及其實(shí)際應(yīng)用，了解后端的芯片流片過程以及影響芯片性能的各種因數(shù)，掌握如何提高整個(gè)芯片設(shè)計(jì)的成功率和高性能，能夠獨(dú)立完成各個(gè)流程的設(shè)計(jì)，并大幅度提高個(gè)人在IC設(shè)計(jì)各個(gè)環(huán)節(jié)中的設(shè)計(jì)能力。
主要內(nèi)容：
集成電路設(shè)計(jì)流程及IC版圖設(shè)計(jì)
總體設(shè)計(jì)及布局規(guī)劃
各種電路的版圖實(shí)現(xiàn)及驗(yàn)證
版圖設(shè)計(jì)中各種技術(shù)考量
實(shí)驗(yàn)課內(nèi)容：
完成一個(gè)大型芯片的全部版圖設(shè)計(jì) |
| 免費(fèi)頒發(fā)相關(guān)工程師等資格證書 |
☆注重質(zhì)量
☆邊講邊練
專注高端培訓(xùn)16年，曙海提供的證書得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。 |
本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過程，強(qiáng)調(diào)實(shí)戰(zhàn)，實(shí)戰(zhàn)，還是實(shí)戰(zhàn)！
免費(fèi)、無保留贈(zèng)送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈(zèng)送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費(fèi)了老師很多心血才全部安裝好），讓您隨時(shí)隨地，打開電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)！
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| 質(zhì)量保障 |
1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、課程完成后,授課老師留給學(xué)員手機(jī)和Email,保障培訓(xùn)效果,免費(fèi)提供半年的技術(shù)支持。
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
UVM驗(yàn)證培訓(xùn)班
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第一階段 |
課程說明：
SystemVerilog驗(yàn)證是針對(duì)數(shù)字電路驗(yàn)證技術(shù)初/中級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師必須掌握的一項(xiàng)基本技能。該課程不僅是對(duì)SystemVerilog的語法描述，更重要的是對(duì)SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗(yàn)證課程的學(xué)習(xí)可以快速成為一名合格的IC驗(yàn)證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗(yàn)證流程和驗(yàn)證工作規(guī)劃，進(jìn)而為掌握IC高級(jí)驗(yàn)證技術(shù)打下堅(jiān)實(shí)的基礎(chǔ)。
課程大綱：
1.SystemVerilog 驗(yàn)證平臺(tái)的架構(gòu)
2.SystemVerilog 語義語法
3.SystemVerilog 并發(fā)操作機(jī)制
4.Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>
5.SystemVerilog 內(nèi)部通信機(jī)制
6.SystemVerilog Assertion
7.功能覆蓋率統(tǒng)計(jì) |
第二階段 SystemVerilog UVM 驗(yàn)證 |
課程說明：
UVM驗(yàn)證方法學(xué)是針對(duì)數(shù)字電路驗(yàn)證技術(shù)高級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師需要掌握的一項(xiàng)高級(jí)技能。該課程不僅是對(duì)UVM驗(yàn)證方法的理論描述，更重要的是對(duì)UVM驗(yàn)證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過UVM驗(yàn)證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗(yàn)證工程師。
本課程適合于使用UVM驗(yàn)證方法學(xué)進(jìn)行科研和IC驗(yàn)證的具有高級(jí)水平的學(xué)生和工程師，也適合于有志于從事IC驗(yàn)證工作，期望進(jìn)入IC驗(yàn)證領(lǐng)域的相關(guān)人員。參加學(xué)習(xí)的學(xué)員需要具有數(shù)字電路的基礎(chǔ)知識(shí)，掌握數(shù)字邏輯仿真技術(shù)。
課程大綱：
1. UVM 驗(yàn)證平臺(tái)的架構(gòu)
2. UVM 消息服務(wù)機(jī)制
3. UVM 數(shù)據(jù)建模
4. UVM component factory and configuration
5. TLM communication
6. UVM callback
7. UVM sequence and sequencer
8. Advance on UVM phase
9. Register Abstraction Layer (RAL) |
第三階段 SystemVerilog UVM SPI和HOST IP驗(yàn)證 |
IP項(xiàng)目實(shí)踐：APB-SPI模塊驗(yàn)證
- 講解design spec和編寫驗(yàn)證計(jì)劃
- 講解如何搭建基于UVM-RAL驗(yàn)證平臺(tái)
- 使用平臺(tái)自動(dòng)生成腳本生成UVM平臺(tái)框架
- 使用RAL腳本自動(dòng)生成寄存器模型
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IP項(xiàng)目實(shí)踐：APB-SPI模塊驗(yàn)證
- UVM平臺(tái)搭建及RAL集成
- 編寫功能覆蓋率
- 創(chuàng)建test cases并進(jìn)行debug
- Regression及覆蓋率分析
- 編寫驗(yàn)證報(bào)告
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IP項(xiàng)目實(shí)踐：SD-HOST模塊驗(yàn)證
- SD協(xié)議簡介
- 講解design spec和寄存器文檔
- 編寫驗(yàn)證計(jì)劃文檔
- 使用平臺(tái)自動(dòng)生成腳本生成UVM平臺(tái)框架
- 使用RAL腳本自動(dòng)生成寄存器模型
- AHB接口功能組件代碼編寫及調(diào)試
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IP項(xiàng)目實(shí)踐：SD-HOST模塊驗(yàn)證
- RAL訪問寄存器testcase編寫及check
- SD接口功能組件代碼編寫及調(diào)試
- 完成參考模型和比對(duì)板
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IP項(xiàng)目實(shí)踐：SD-HOST模塊驗(yàn)證
- 編寫功能覆蓋率
- 創(chuàng)建test cases并進(jìn)行debug
- 隨機(jī)測(cè)試，回歸測(cè)試，覆蓋率分析
- 完成驗(yàn)證報(bào)告文檔編寫
- 指導(dǎo)學(xué)生完成整個(gè)項(xiàng)目（答疑）
- 課程總結(jié)和面試指導(dǎo)
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第四階段 UVM高階培訓(xùn) |
UVM基本模塊：
- OOP 進(jìn)階
- 講解UVM驗(yàn)證平臺(tái)及結(jié)構(gòu)
- Objection機(jī)制
- 配套上機(jī)實(shí)例
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UVM基本模塊：
- 數(shù)據(jù)建模transaction
- sequence機(jī)制
- Factory機(jī)制
- Config機(jī)制
- 配套上機(jī)實(shí)例
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UVM進(jìn)階：
- TLM通信機(jī)制
- Callback機(jī)制
- Phase機(jī)制
- 配套上機(jī)實(shí)例
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UVM進(jìn)階：
- Virtual sequence使用
- Sequence library
- 寄存器模型reg_model
- 前門后門訪問機(jī)制
- 復(fù)雜寄存器模型用法
- 配套上機(jī)實(shí)例
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IP項(xiàng)目實(shí)踐：SRAM控制器UVM平臺(tái)搭建
- AHB 協(xié)議簡介
- SRAM 時(shí)序
- AHB-SRAM控制器設(shè)計(jì)介紹
- 講解如何搭建UVM驗(yàn)證平臺(tái)
- 自動(dòng)生成平臺(tái)腳本講解及使用（perl）
- 搭建完整UVM驗(yàn)證平臺(tái)
- 創(chuàng)建test cases進(jìn)行仿真驗(yàn)證
- 課程總結(jié)
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第五階段 UVM高階培訓(xùn) |
?序號(hào)?? |
?課程內(nèi)容 |
| 1 |
UVM進(jìn)階：
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Component/object
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Config機(jī)制
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TLM通信機(jī)制
-
Phase機(jī)制
-
Objection機(jī)制
-
配套上機(jī)實(shí)例
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| 2 |
UVM進(jìn)階：
-
Factory機(jī)制
-
Sequence機(jī)制
-
Virtual sequence使用
-
Sequence的進(jìn)階使用
-
Sequence library
-
配套上機(jī)實(shí)例
|
| 3 |
UVM進(jìn)階：
-
寄存器模型reg_model
-
前門后門訪問機(jī)制
-
復(fù)雜寄存器模型用法
-
Callback機(jī)制
-
配套上機(jī)實(shí)例
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| 4 |
Perl腳本：
-
語法實(shí)例精講
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配套上機(jī)實(shí)例
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項(xiàng)目所需perl腳本精講
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| 5 |
IP項(xiàng)目實(shí)踐：SRAM控制器
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講解design spec和RTL代碼
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講解如何搭建UVM驗(yàn)證平臺(tái)
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自動(dòng)生成平臺(tái)腳本講解及使用（perl）
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搭建完整UVM驗(yàn)證平臺(tái)
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創(chuàng)建test cases進(jìn)行仿真驗(yàn)證
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指導(dǎo)學(xué)生完成整個(gè)項(xiàng)目
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| 6 |
IP項(xiàng)目實(shí)踐：-SD HOST
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講解design spec和RTL代碼
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驗(yàn)證計(jì)劃文檔
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搭建完整UVM驗(yàn)證平臺(tái)
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完成功能覆蓋率，assertion
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仿真腳本，regression腳本編寫
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集成寄存器驗(yàn)證RAL，完成寄存器驗(yàn)證
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創(chuàng)建test cases進(jìn)行仿真驗(yàn)證
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隨機(jī)測(cè)試，回歸測(cè)試，覆蓋率分析
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完成驗(yàn)證報(bào)告文檔編寫
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指導(dǎo)學(xué)生完成整個(gè)項(xiàng)目
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| 7 |
IP項(xiàng)目實(shí)踐：SDMem
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講解SD協(xié)議
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講解design spec文檔
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講解復(fù)雜協(xié)議構(gòu)造及驗(yàn)證平臺(tái)搭建方法
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搭建完整UVM驗(yàn)證平臺(tái)
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完成test plan和verification spec
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完成test matrix，創(chuàng)建test cases
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使用VCS 完成仿真debug
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| 8 |
總結(jié)及面試
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課程及實(shí)踐總結(jié)
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面試流程及面試題
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專屬驗(yàn)證工程師簡歷編寫
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講解如果根據(jù)自己簡歷回答面試問題
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面試模擬
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| 9 |
就業(yè)考核
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理論考試考核
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實(shí)踐項(xiàng)目考試考核
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加入高級(jí)會(huì)員獲得助教答疑
